In den ersten beiden Beiträgen dieser Serie habe ich diskutiert, wie EMV als systemische Designentscheidung funktioniert und wie die Magnetik diese Entscheidung physikalisch realisiert. Beides bleibt graue Theorie, wenn die Schaltflanke selbst nicht beherrscht wird. Genau dort schlägt das Gate-Treiber-Design durch: zu langsam und der versprochene SiC-Wirkungsgradgewinn löst sich auf, zu schnell und EMV-Bilanz und Sicherheitsabstände kollabieren.

Sechs Auslegungsentscheidungen, die im Gate-Treiber den Unterschied zwischen “SiC ist halt teuer” und “SiC zahlt sich aus” ausmachen.

1. Negative Gate-Off-Spannung: robuster Default, mit Ausnahmen

Bei SiC-MOSFETs der ersten Generationen lag die Schwellenspannung im Bereich 2 bis 3 V, deutlich unter typischen Si-Werten. Die hohe dv/dt erzeugt über die Miller-Kapazität C_GD einen Verschiebungsstrom, der die Gate-Spannung anhebt und ohne negativen Off-Bias parasitäres Wiedereinschalten auslösen kann. Daraus entstand die Faustregel “negative Off-Spannung immer verwenden”.

Die Lage hat sich differenziert. Moderne Trench-SiC erreichen Schwellenspannungen oberhalb 4 V (Spannweite je nach Hersteller und Generation 2 bis 5 V) bei gleichzeitig sehr kleinem Crss/Ciss-Verhältnis. Damit ist unipolares Treiben mit 0 V Off-Spannung für solche Bauteile zuverlässig möglich, was Treiberkomplexität und Bias-Versorgung reduziert. Für ältere SiC-Generationen oder Anwendungen mit besonders hoher dv/dt bleibt negative Off-Spannung der robustere Default.

Typische Wahl, wenn man sie einsetzt: -2 V bis -5 V im Off-Zustand. Das verursacht kein Risiko für das Gate-Oxid (das verträgt typisch -10 V Dauer), gibt aber genug Sicherheitsabstand zur Schwellenspannung. Datenblatt-Empfehlungen variieren zwischen Herstellern, manche spezifizieren -2 V, andere -4 V als Optimum. Hier muss die konkrete Bauteilauswahl die Treiber-Topologie führen, nicht umgekehrt.

Aktive Miller-Klemmung (siehe Punkt 3) reduziert die Notwendigkeit eines stark negativen Bias zusätzlich. In Halbbrücken-Topologien mit hoher dv/dt bleibt die Kombination aus moderatem negativem Bias und aktiver Miller-Klemmung der sicherere Designansatz.

2. Asymmetrische Gate-Widerstände: getrennt für Ein- und Ausschalten

Beim Einschalten will man oft langsamer sein, um di/dt und das Spannungsüberschwingen am Reverse-Recovery der Bodydiode zu kontrollieren. Beim Ausschalten will man oft schneller sein, um Schaltverluste zu reduzieren, sofern die dv/dt-Anforderungen das hergeben.

Praktische Implementation: zwei Wege, jeweils mit eigener Diode entkoppelt. R_G_on bestimmt die Einschaltflanke, R_G_off die Ausschaltflanke. Typische Werte für 1200 V SiC: 5 bis 15 Ω für R_G_on, 1 bis 5 Ω für R_G_off, abhängig von gewünschter Schaltzeit und EMV-Bilanz.

Der externe Gate-Widerstand ist immer in Serie zum internen Gate-Widerstand des Bauteils (typisch 1 bis 3 Ω). Bei der Auslegung muss der interne Widerstand mitgerechnet werden, sonst stimmt das Schaltverhalten unter Temperatur nicht.

Ferritperlen als zusätzliches Element können hochfrequente Resonanzen in der Gate-Schleife dämpfen, ohne die DC-Charakteristik zu verändern. Vorsicht: zu hohe Ferritimpedanz koppelt zurück und erzeugt eigene Schwingungsprobleme. Hier hilft eine Sweep-Messung der Gate-Spannung über die ersten 100 ns nach dem Schaltbefehl mehr als jede Datenblatt-Vorgabe.

3. Aktive Miller-Klemmung: parasitäres Einschalten verhindern

Bei dv/dt im Bereich 30 bis 50 kV/µs fließt durch die Miller-Kapazität C_GD ein Verschiebungsstrom i_M = C_GD · dv/dt, der die Gate-Spannung des nominell ausgeschalteten Schalters anhebt. Übersteigt diese die Schwellenspannung, schaltet der Transistor parasitär ein. Die Folge: Querstrom durch beide Halbbrücken-Schalter, im schlimmsten Fall Bauteilzerstörung.

Drei Gegenmaßnahmen, in steigender Wirksamkeit:

• Negativer Off-Bias (siehe Punkt 1)

• Niederohmige Pulldown-Stufe im Treiber, die das Gate konsequent auf -V_off zieht

• Aktive Miller-Klemmung: ein zusätzlicher Pfad mit eigenem MOSFET, der bei Erkennung niedriger Gate-Spannung das Gate aktiv und niederimpedant auf Off-Potential zwingt

Aktive Miller-Klemmung wird über eine separate Pin-Funktion am Treiber-IC realisiert. Die Schwellenspannung (typisch 2 V über Off-Pegel) und die Reaktionsgeschwindigkeit sind so zu wählen, dass die Klemmung unter Worst-Case-dv/dt zuverlässig greift, im Normalbetrieb aber nicht eingreift. Diese Parametrierung gehört zur Treiberauslegung, nicht zur späteren Validierung.

4. Kelvin-Source-Anschluss: gemeinsame Source-Induktivität eliminieren

In klassischen TO-247-Gehäusen führt der Source-Pin sowohl Leistungs- als auch Gate-Strom. Die parasitäre Induktivität dieses gemeinsamen Pfads (Common-Source-Inductance, CSI) erzeugt bei di/dt eine Spannung L_CSI · di/dt, die der Gate-Source-Spannung entgegenwirkt und die effektive Schaltflanke ausbremst.

Bei IGBTs mit relativ moderaten di/dt-Werten ist CSI tolerierbar. Bei SiC mit di/dt im typischen Bereich 2 bis 10 A/ns in industriellen Anwendungen (in optimierten Designs auch darüber) wird daraus ein dominantes Limit für die erreichbare Schaltgeschwindigkeit. Eine CSI von nur 5 nH bei einem di/dt von 10 A/ns erzeugt bereits 50 mV Gegenspannung, bei höheren di/dt entsprechend mehr.

Die Lösung sind Gehäuse mit separatem Kelvin-Source-Pin: TO-247-4, TO-263-7, oder Module mit dedizierten Auxiliary-Source-Anschlüssen. Der Gate-Treiber referenziert ausschließlich auf den Kelvin-Source-Pin, der selbst keinen Leistungsstrom führt. Damit entkoppelt sich die Gate-Schleife vom Laststromkreis.

Layout-Konsequenz: die Verbindung zwischen Treiber-Ground und Kelvin-Source muss niederinduktiv geführt werden, im Idealfall direkt am Bauteilbein. Jede zusätzliche Schleifenfläche degradiert den Vorteil und verlagert das CSI-Problem nur an eine andere Stelle.

5. Isolation und CMTI: Schaltflanken überleben

Der Gate-Treiber für SiC-MOSFETs in Halbbrücken-Topologie sieht beim Schalten Common-Mode-Spannungssprünge in voller DC-Link-Höhe mit dv/dt von 30 bis 50 kV/µs. Die Treiber-Isolation muss diesen Sprüngen ohne Übertragungsfehler standhalten.

Common-Mode Transient Immunity (CMTI): typische Anforderung für SiC-Treiber 100 kV/µs, hochwertige Bausteine 150 bis 200 kV/µs. CMTI unterhalb 50 kV/µs führt zu Bit-Errors auf der Steuerkommunikation, erkennbar an sporadischen Schaltausfällen unter Last, die im Validierungslabor reproduzierbar sind, im Feld aber als unerklärliche Fehlerbilder auftauchen.

Isolationsklasse: für 1200 V SiC im Hybridinverter mit 800 V DC-Link reicht Basic Insulation theoretisch, in Anwendungen mit Personenschutz wird Reinforced Insulation nach VDE 0884-11 (IEC 60747-17) gefordert. Das beeinflusst die Wahl des Isolationsverfahrens und die Bauform.

Pulsübertrager (magnetisch) sind robust gegen langlebige Common-Mode-Spannungen und tolerieren extreme dv/dt, sind aber großflächiger. Kapazitive Isolatoren sind kompakter und bieten höhere Datenraten, sind aber empfindlicher gegen niederfrequente Common-Mode-Spannungen. Klassische Optokoppler sind in dieser Anwendung weitgehend verdrängt, weil ihre CMTI typisch unterhalb 50 kV/µs liegt und die Lichtquellen-Alterung über zwanzig Jahre Lebensdauer nicht zuverlässig genug ist.

6. Schutzfunktionen: Desat, OCP, OTP, Soft-Off

SiC-MOSFETs haben kürzere Kurzschluss-Standzeit als IGBTs, typisch 2 bis 5 µs gegenüber 5 bis 10 µs bei IGBTs, mit starker Abhängigkeit von DC-Bus-Spannung und Sperrschichttemperatur. Damit sind klassische Desaturation-Detektionsschemata mit Reaktionszeiten von 2 bis 5 µs grenzwertig bis ungeeignet.

Anforderungen an die Schutzkette:

• Desat-Erkennung mit Reaktionszeit unter 1 µs nach Triggerung, Blanking-Zeit konfigurierbar im Bereich 100 bis 500 ns, um normale Schaltvorgänge nicht fälschlich als Kurzschluss zu erkennen

• Soft-Off im Schutzfall: kein hartes Abschalten in einen Kurzschluss hinein, sonst entstehen über der parasitären Schleifeninduktivität destruktive Spannungsspitzen. Stattdessen langsamer Pulldown über höheren Widerstand

• Übertemperaturschutz mit Sensor möglichst nah am Die, idealerweise im Modul integriert

• Übertragung des Fault-Signals zur primären Steuerung mit definierter Latenz und sauberem Reset-Verhalten

Ein gutes SiC-Treiber-IC bietet diese Funktionen integriert, verlangt aber sorgfältige Konfiguration. Die Schutzschwellen sind keine Datenblatt-Defaults, sondern müssen für die spezifische Topologie und das Mission Profile parametriert werden. Insbesondere Blanking-Zeiten und Desat-Schwellen sind Stellschrauben, die im Validierungsbetrieb auf den realen Schaltvorgang abgeglichen werden müssen.

7. Was sich für das Systemdesign ergibt

Der Gate-Treiber ist die Schnittstelle, an der Steuerlogik in physikalische Schaltflanken übersetzt wird. Eine SiC-Entscheidung ohne sauberes Treiberdesign verschenkt den teuren Halbleiter und ruft den versprochenen Wirkungsgradgewinn nie ab. Ein zu schnelles Schalten ohne CMTI-Reserve und Miller-Klemmung produziert Schutzauslösungen unter Last, die im Validierungslabor nicht vollständig reproduzierbar sind und im Feld als sporadische Fehlerbilder auftauchen.

Die Auslegung ist gleichzeitig Schnittstellen-Disziplin: zu Filter und Magnetik aus den ersten beiden Beiträgen, weil dv/dt und di/dt die EMV-Bilanz formen, und zur Regelung, weil Totzeit-Vorgaben und Schutz-Latenzen die erreichbare Bandbreite begrenzen. Ein gut ausgelegter Gate-Treiber gibt der Regelung Reserve, ein schlecht ausgelegter erzwingt konservative Modulation und damit den Verzicht auf Wirkungsgrad.

Im ampareq Gen3 Programm bei awb-it ist der Gate-Treiber-Pfad ein eigenes Hardware-Modul mit separatem Test-Setup vor der Inverter-Integration. Das verlängert die initiale Verifikation, erspart aber Iterationen am Gesamtsystem, in denen mehrere Variablen gleichzeitig zur Diskussion stehen und die Diagnose entsprechend lange dauert.

Wenn ihr in eurer eigenen Entwicklung an Gate-Treiber-Themen arbeitet oder Erfahrungen mit CMTI-Problemen oder Desat-Falschauslösungen gesammelt habt, freue ich mich über Austausch in den Kommentaren oder per Direktnachricht.